多聲道氣體超聲波流量計信號處理探討 四十九

4．3．1時鐘管理模塊

時鐘可以比喻成數字邏輯中的血液，幾乎所有的信號都需要依靠時鐘來向前傳遞。沒有穩定、純凈的時鐘作保障，再強大的數字芯片也無法完全發揮其功能。

在FPGA的邏輯設計中，對于時鐘域的設計是至關重要的。

Altera在其FPGA中內嵌了PLL，專門用于進行時鐘管理，可以用做頻率綜合，也可以用來去時鐘抖動、修正占空比和移相等處理。

PLL工作的原理：壓控振蕩器VCO通過自振輸出一個時鐘，同時反饋給輸入端的頻率相位檢測器PFD，PFD根據比較輸入時鐘和反饋時鐘的相位來判斷VCO輸出的快慢，同時輸出Pump—up和Pump—down信號給環路低通濾波器LPF，LPF把這些信號轉換成電壓信號，再通過控制VCO的輸出頻率，當PFD檢測到輸入時鐘和反饋時鐘邊沿對齊時，PLL就鎖定了。

超聲波流量計